Здравствуйте.sazonovsv писал(а):Добрый день!
Огромный респект за временные диаграммы!!! (проф. любопытство-какой лог.анализатор использовался?)
1) Я так понял, что формирование всех вых.сигналов привязано к переднему (0->1) фронту сигнала XTAL1 ? Если так, то надо бы поправить рисунок 20.4 на стр. 141 в ТО (тех.описание) потому как там проглядывается привязка к заднему фронту.
2) За сколько тактов XTAL1 до окончания RD#/WR# должен становиться высоким ("1") сигнал READY ?
3) 14 мая вы прислали времянку сигналов XTAL1 и CLKOUT снятую на осциллографе. Вот из той картинки следует, что между фронтами XTAL1 и CLKOUT 26 нс, а не 7нс как на последней времянке. Где же все-таки правильно?
С уважением
Сазонов Сергей
Логический анализатор Tektronix TLA7016, у нас два блока TLA7BB4 (длина памяти 64 Мб) по 136 каналов, с частотой захвата до 1.4 ГГц, но в этом режиме требуется подключение двух выводов, а если использовать только один, то частота до 700МГц. Данная диаграмма снималась при выборке 1.2 нс, поэтому погрешность во временах может составлять как раз около 1.2 нс. Так же есть два блока паттерн-генераторов PG3A.
1. Привязку выходных сигналов можно рассматривать как к XTAL1, так и к CLKOUT - CLKOUT формируется из XTAL1 простым делителем. Временная диаграмма на рис. 20.4 ТО показывает сигналы лишь на качественном уровне, т.е. просто дает понять, как именно происходит формирование и какие общие соотношения между сигналами относительно XTAL1 или CLKOUT. В реальном контроллере диаграмма зависит в основном от следующих факторов: частота тактового сигнала XTAL1, нагрузки по выводам, внешние условия (температура). Скриншот представлен для входной частоты 20МГц, при комнатной температуре и минимальных нагрузках по выводам.
2. При использовании циклов задержки чтения\записи сигналы WR и RD (переключение из 0 в 1) формируются контроллером автоматически после завершения циклов ожидания (от 0 до 3) либо после обнаружения переключения READY из 0 в 1 в случае установленных битов IRC1 и IRC0 регистра CCR (режим, когда заранее неизвестно количество циклов ожидания). Т.е. контроллер ждет нужное время, затем, в зависимости от того, что выбрано, по достижении необходимого количества циклов либо переключения READY в высокий уровень, сам переключает сигналы WR и RD в высокий уровень. Ориентировочно это время составляет чуть более одного периода XTAL1. Посмотрите временную диаграмму, рисунок ready.
3. На прикрепленной диаграмме (ready) можно увидеть, что разница между фронтами XTAL1 и CLKOUT очень небольшая (около 4 нс), т.е. похоже на вчерашнюю картинку. Проверили сдвиг осциллографом еще раз, посмотрите на прикрепленные картинки. При работе от кварца сдвиг составил около 8 нс, при работе от генератора 20 МГц сдвиг также около 8 нс, что также похоже на вчерашний скриншот.